TSMC готова начать рисковое производство с нормами 5 нм в апреле будущего года

Компания TSMC продолжает информировать об этапах внедрения в производство литографии EUV с длиной волны 13,5 нм. Так, для одного из клиентов компании завершена разработка цифрового проекта с нормами N7+, массовое производство с использованием которых стартует в будущем году. Это будет второе поколение 7-нм техпроцесса TSMC и первое для компании с частичным использованием EUV-сканеров, которые будут задействованы для изготовления до четырёх слоёв чипов. Это, в частности, поспособствует уменьшению площадки под затворами и, как следствие, поможет более плотно разместить транзисторы.

Для разработки микросхем с использованием N7+, например, будут распространяться библиотеки с одно-рёберными элементами FinFET. Программы и библиотеки для автоматического проектирования решений будут готовы к апрелю нового года (сейчас это делается во многом вручную, хотя и с использованием готовых блоков). По сравнению с первым поколением 7-нм решений без использования EUV-литографии техпроцесс N7+ обеспечит снижение потребления чипов от 6 % до 12 % и уменьшение размеров кристаллов до 20 %. При этом производительность транзисторов останется той же самой.

Примерная стоимость проектирования 7-нм решений, включая работы и лицензирование, сегодня составляет около $150 млн за один проект. Для техпроцесса N7+ эта сума будет несколько больше, но проектирование с нормами 5 нм подорожает до $200 или $250 млн. Поддержать закон Мура смогут далеко не все и не каждый. Техпроцесс N5 TSMC обещает применить сканеры EUV для изготовления уже до 14 слоёв чипов. Переход на 5-нм техпроцесс обеспечит прирост производительности транзисторов на величину от 14,7 % до 17,7 % и уменьшение площади кристаллов от 1,8 до 1,86 раза (данные на основе опытного производства 5-нм ядер ARM Cortex-A72).

Рисковое производство с нормами 5 нм компания TSMC обещает начать в апреле 2019 года. Версия 0.9 пакета проектирования EDA для техпроцесса N5 будет готова в ноябре этого года. Поскольку это будет не полная версия 1.0, инструменты и библиотеки для значительной части блоков, включая PCI Express 4.0 и USB 3.1, будут готовы не раньше июня будущего года.

Отдельно TSMC готовит две разновидности 22-нм техпроцесса, которые должны составить конкуренцию 22-нм техпроцессам Samsung и GlobalFoundries c использованием пластин FВ-SOI. Проектирование для техпроцессов TSMC 22ULP и 22ULL будет доступно клиентам компании до конца текущего года. Для этого в основном будут приспособлены инструменты для проектирования 28-нм решений, но с поддержкой питания 0,8 и 0,9 В. Однако библиотеки и блоки для интерфейсов PCI Express 4.0, DDR4, LPDDR4, HDMI 2.1 и USB 3.1 также придётся ждать до июня следующего года. Версия 22ULP обеспечит увеличение скорости транзисторов до 10 % или снижение потребления до 20 % по сравнению с техпроцессом 28 HPC+. Версия ULL оптимизирована для производства аналоговых ИС с ещё меньшим потреблением. Диапазон питания таких решений составит от 0,54 В до 1,05 В.

Нравится9
Комментарии (1)
  • Что то на фоне всего этого тишина о судьбе DDR5, даты внедрения были от 2020 до 2019 и вот снова тишина хотя 2018 подходит к концу. Если уж и думать о переход на новую мать под PCEe 4.0 то хотелось бы там видеть DDR5, а то потом отдельно менять мать под DDR5 абсурд.
B
i
u
Спойлер